新闻中心

基于FPGA的Aurora 8b10b光通信测试方案

发布时间：2023-12-09 00:38:53 来源：新闻中心

：收发器是独立的，可以再一次进行选择不同的编码和速度，对于GTX收发器最大是10.312

TX & RX：内部数据宽度设置为20（16bit数据利用8b10b编码为20bits），两个内部数据拼接为1个32bit外部数据，编码方式选用8b10b编码，这种编码方式最主要的目的是保持直流平衡，根据特定的编码表实现数据传输过程中0和1的数量基本一致，减少连续0或1的情况。DRP/System Clock是动态重配置/系统工作时钟，通过DPR能够准确的通过所配置线速率和协议实时调整收发器参数。DRP时钟频率设置为100MHz，能够最终靠外部PLL产生，利用DRP时钟初始化一些GTX或者参数；

Synchronization and Clocking：TXUSERCLK,和 RXUSERCLK 时钟的选择一般TXUSERCLK可以直接选择TXOUTCLK作为用户时钟，而RXUSERCLK可以再一次进行选择TXOUTCLK也可以再一次进行选择RXUSERCLK，还可以再一次进行选择RXPLLREFCLK作为用户时钟。这里就涉及到一个同步的概念，如果时钟不一致必须设置TX和RX的 BUFFER，默认都是设置的。另外输入TX的发送时钟和RX的恢复时钟差异交大，有几率会使RX BUFFER的溢出或者读空，而导致数据出错。比较好的处理方法就是设置RXUSERCLK为RXOUTCLK，是利用恢复时钟作为用户时钟，这样就很好的解决了同步的问题了。

Comma Value：设置K码为K28.5，K码用于修正数据对齐，其它选项保持默认配置即可；

Clock correction：选择支持时钟校准，设置每5000个字节发送一组CC Seq，因为从数据流中恢复出来的时钟和本地产生的FIFO读侧的时钟的频率不可能完全一致，所以才要进行CC处理。这个周期是根据发送侧和接收侧的时钟差算出来，然后再结合实际调试结果进行一定的修正。

由于开发板的SFP屏蔽笼的tx_disable引脚都默认接了上拉电阻。要使收发回环测试能够顺利进行，必须要将tx_disable引脚拉低。因此，在example design的顶层模块，添加2个sfp_tx_disable引脚，且均置为0即可；

将drp_clk直接连入sysclk，官方例程这个时钟是引脚进来的加了bufg，该工程用PLL产生；

接下来我们将在硬件上实现回环传输测试数据的功能，首先我们应该从外部给出一个自由时钟，hb_gtwiz_reset_all_in复信号是高电平有效，用户直接拉低即可。由于开发板的SFP屏蔽笼的tx_disable引脚都默认接了上拉电阻。要使收发回环测试能够顺利进行，必须要将tx_disable引脚拉低；

本工程实现功能为光纤信号8b10b回环传输，FPGA板上测试结果如下图所示，能够正常的看到gt0_error_count_i信号保持为0，也就是说8b10b光通信传输正常。